如何在VHDL 2008中约束整数_Vhdl

如何在VHDL 2008中约束整数

vhdl

如何在VHDL 2008中约束整数,vhdl,Vhdl,我想约束记录中的变量。此变量是测试向量（记录）中的id\u dd Modelsim错误为： Constraint for record element "test_vector.id_dd" (at depth 1) cannot apply to non-composite type (std.STANDARD.INTEGER) 如何使用子类型约束id_dd 根据LRM： record_constraint ::= ( record_element_constraint { , reco

我想约束记录中的变量。此变量是测试向量（记录）中的id\u dd

Modelsim错误为：

Constraint for record element "test_vector.id_dd" (at depth 1) cannot apply to non-composite type (std.STANDARD.INTEGER)

如何使用子类型约束id_dd

根据LRM：

record_constraint ::=
  ( record_element_constraint { , record_element_constraint } )

record_element_constraint ::=
  record_element_simple_name element_constraint

element_constraint ::=
  array_constraint
  | record_constraint

如您所见，元素约束不能是

范围约束

，只能是

数组约束

或

记录约束

。我没有找到关于这个限制的解释。这可能是EDA供应商严格实施的遗漏吗？还是有其他好的理由？我很想知道

record_constraint ::=
  ( record_element_constraint { , record_element_constraint } )

record_element_constraint ::=
  record_element_simple_name element_constraint

element_constraint ::=
  array_constraint
  | record_constraint