Vivado 2015.1 VHDL输入/输出冲突

我正在完成Nexys 4 DDR的教程，我正在实现一个简单的MUX

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

library UNISIM;
use UNISIM.VComponents.all;

-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;

-- Uncomment the following library declaration if instantiating
-- any Xilinx leaf cells in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity lab1_2_1 is
    Port ( SW0 : in STD_LOGIC;
           SW1 : in STD_LOGIC;
           SW2 : in STD_LOGIC;
           LED0 : out STD_LOGIC);
end lab1_2_1;

architecture Behavioral of lab1_2_1 is

            Signal SW2_bar : STD_LOGIC;
            Signal SW0_int : STD_LOGIC;
            Signal SW1_int : STD_LOGIC;


begin
            SW2_bar <= not SW2;
            SW0_int <= SW0 and SW2_bar;
            SW1_int <= SW1 and SW2;
            LED0 <= SW0_int or SW1_int;

end Behavioral;

IEEE库；
使用IEEE.STD_LOGIC_1164.ALL；
UNISIM图书馆；
使用UNISIM.VComponents.all；
--如果使用，请取消注释以下库声明
--具有有符号或无符号值的算术函数
--使用IEEE.NUMERIC_STD.ALL；
--如果正在实例化，请取消对以下库声明的注释
--此代码中的任何Xilinx叶细胞。
--UNISIM图书馆；
--使用UNISIM.VComponents.all；
实体lab1_2_1为
端口（SW0:STD_逻辑中；
SW1：标准逻辑中；
SW2：标准逻辑中；
LED0：输出标准逻辑）；
结束lab1_2_1；
lab1_2_1的体系结构是
信号SW2_条：标准_逻辑；
信号SW0_int：标准逻辑；
信号SW1_int：标准逻辑；
开始
SW2_barVivado希望您定义IOs和IO标准的物理位置。IO标准取决于连接到FPGA引脚的电压电平和上拉/下拉电阻器

您可以将其添加到约束文件（例如SDC或XDC）中。例如，我将输出
LED0
分配给FPGA的引脚
A1
，并将IO标准定义为2.5V LVCMOS。正确的值可以在FPGA板的手册中找到

set_property PACKAGE_PIN A1       [get_ports {LED0}];
set_property IOSTANDARD  LVCMOS25 [get_ports {LED0}];

你在设计硬件。您似乎没有为您的设计指定IO单元；您尚未指定将FPGA连接到PCB其余部分电路的电子设备。（例如所涉及的电压、驱动电流、转换速率）这不是VHDL中可以指定的内容，而是适合您使用的FPGA环境的内容。您需要阅读手册。@MatthewTaylor谢谢。我能解决它。