Vhdl 设置输入信号的默认值

有没有办法设置输入信号的默认值？ 像这样：

entity NORMAL_CONTROL is
    Port (INPUT : in  STD_LOGIC_VECTOR (8 downto 0));
end NORMAL_CONTROL;

architecture Behavioral of NORMAL_CONTROL is

    signal S : STD_LOGIC_VECTOR (8 downto 0) := INPUT;

begin

end Behavioral;

---

此代码没有错误，但显然没有为

S

设置默认值

“默认值”是什么意思？在何种情况下，此值应对

S

生效？您所写的是一个初始值，它可能是可合成的，也可能不是可合成的。我们可以静态地为S设置默认值。如下所示：

信号S:STD_LOGIC_VECTOR（8到0）：=“00001111”

但是我想动态地从inputYes设置信号的默认值，但是您认为这意味着什么？你能画一个你期望它描述的硬件的原理图吗？你只是想把

输入

分配给

S

？然后将其写入架构体：

S这可能是因为
INPUT
本身最初是未定义的。