Coding style 在verilog中将输出分配给vdd_Coding Style_Verilog_System Verilog

Coding style 在verilog中将输出分配给vdd

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Coding style 在verilog中将输出分配给vdd,coding-style,verilog,system-verilog,Coding Style,Verilog,System Verilog,您好，我正在尝试分配一个led输出永久打开，想知道我将如何分配一个常量值到输出，如果我可以在我的ucf文件中这样做 Net "0" = P16; 但它不起作用。我不确定您为什么要做这样的事情，但您可以尝试使用全局重置信号的相反方向来保持LED亮起。当重置被断言时，LED将熄灭，但这应该是一段很短的时间。您可以通过执行以下操作将信号连接到高位： o_led_drive <= 1'b1; o_led_驱动器您的目标是什么硬件？我假设这是一个FPGA。为了确保我有正确的输出，我必须在我的uc

您好，我正在尝试分配一个led输出永久打开，想知道我将如何分配一个常量值到输出，如果我可以在我的ucf文件中这样做

Net "0" = P16;

但它不起作用。

我不确定您为什么要做这样的事情，但您可以尝试使用全局重置信号的相反方向来保持LED亮起。当重置被断言时，LED将熄灭，但这应该是一段很短的时间。

您可以通过执行以下操作将信号连接到高位：

o_led_drive <= 1'b1;

o_led_驱动器您的目标是什么硬件？我假设这是一个FPGA。为了确保我有正确的输出，我必须在我的ucf文件中映射到我的led驱动器，对吗？