Verilog中的异步复位
最近,在实现异步重置时,我陷入了两个always block语句之间 一种说法是:Verilog中的异步复位,verilog,system-verilog,Verilog,System Verilog,最近,在实现异步重置时,我陷入了两个always block语句之间 一种说法是: always @(posedge clk or posedge reset) always @(posedge clk or reset) 第二种说法是: always @(posedge clk or posedge reset) always @(posedge clk or reset) 我试图找出这两种说法之间的区别。这两条语句都以异步重置为目标,第一条语句使用边缘敏感重置,另一条语句使用
always @(posedge clk or posedge reset)
always @(posedge clk or reset)
第二种说法是:
always @(posedge clk or posedge reset)
always @(posedge clk or reset)
我试图找出这两种说法之间的区别。这两条语句都以异步重置为目标,第一条语句使用边缘敏感重置,另一条语句使用级别重置。请帮助我找到影响always块功能的其他差异。我打赌您没有尝试合成该代码 第一个表单仅在添加以下内容时有效:
if (reset)
...
这提供了一个高活性异步复位
第二种形式根本无法合成
请帮助我找到其他影响always block功能的差异
这是一个相当大的问题。你不能指望我们带你经历所有可能的构造