我如何在Verilog中将某些内容分配给nothing？

例如，我有这样的东西：

reg b5,b3,b2,b0;
wire [5:0] vector;

assign {b5,<unused>,b3,b2,<unused>,b0} = vector;

reg b5、b3、b2、b0；
导线[5:0]矢量；
赋值{b5，b3，b2，b0}=向量；

我不关心向量的第1位和第4位

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什么是最好的替代品？1'bZ？1'b0？还是1'bX？或者…？

您只能分配您真正关心的位

assign b5 = vector[5];
assign b3 = vector[3];
assign b2 = vector[2];
assign b0 = vector[0];

也可以使用向量的子集执行此操作：

reg [1:0] 2bits;
wire [5:0] vector;
assign 2bits = vector[1:0];

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您只能分配您真正关心的位

assign b5 = vector[5];
assign b3 = vector[3];
assign b2 = vector[2];
assign b0 = vector[0];

也可以使用向量的子集执行此操作：

reg [1:0] 2bits;
wire [5:0] vector;
assign 2bits = vector[1:0];

那么：

reg b5,b3,b2,b0;
wire [5:0] vector;
reg dummy1, dummy2;

assign {b5,dummy1,b3,b2,dummy2,b0} = vector;

那么：

reg b5,b3,b2,b0;
wire [5:0] vector;
reg dummy1, dummy2;

assign {b5,dummy1,b3,b2,dummy2,b0} = vector;

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您是否可以创建用作“垫片”的虚拟导线，然后忽略它们？您是否可以创建用作“垫片”的虚拟导线，然后忽略它们？