如何从包含许多ifdef构造的verilog文件中转储verilog编译行？

文件结束。 要求将上述Verilog文件Master.v拆分为4个文件，其中只有'defines'的内容。 对于ex=上述文件，Master.v应拆分为4个不同的Verilog文件，如下所示-

Here is the requirement.
`define TYPE-1
    Line 1 ;
    Line 2;
    Line 3;
`define TYPE-2
   Line 4;
  Line 5;
 `endif
` define TYPE-3
  Line6
`else 
  Line 7 ;
Line 8

---

通常这是一项编译工作。i、 e.风投可以抛售代币，这正是你所要求的。另一方面，有几个verilog预处理器，比如vpp/vbpp . 你可以在网上找到其他人

File-1.v :
                Line 1;
               Line 2;
              Line 3;

File-2.v:
  Line 4;
Line 5;

File-3.v:
  Line 6;

File-4.v:
   Line 7;
   Line 8;