Compiler errors 使用Qsys系统在Quartus II中编译（合成步骤）时发生访问冲突
在Quartus II（V15.02）中，在编译（步骤分析与合成）时，当我为顶部实体中的qsys设计分配端口映射时，我得到以下错误： --------------------------------------------------------------- 问题详情 错误： 致命错误：0000000000000000处的访问冲突 模块：quartus_map.execoull无法获取堆栈跟踪 可执行文件：quartus\u mapCompiler errors 使用Qsys系统在Quartus II中编译（合成步骤）时发生访问冲突,compiler-errors,vhdl,intel-fpga,quartus,qsys,Compiler Errors,Vhdl,Intel Fpga,Quartus,Qsys,在Quartus II（V15.02）中，在编译（步骤分析与合成）时，当我为顶部实体中的qsys设计分配端口映射时，我得到以下错误： --------------------------------------------------------------- 问题详情 错误： 致命错误：0000000000000000处的访问冲突 模块：quartus_map.execoull无法获取堆栈跟踪 可执行文件：quartus\u map 评论： 没有 系统信息 平台：windows64 操作系统名
评论：
没有 系统信息
平台：windows64
操作系统名称：Windows 7//我正在运行Win 10 64位
操作系统版本：6.2 Quartus II信息
地址位：64
版本：15.0.2
构建：153
版本：完整版 --------------------------------------------------------------- 清理项目后（项目->修订名称：->确定），每次运行分析与合成时都会出现上述错误 我的项目包括： VHDL文件 使用QSYS生成的导入的.qip文件。在QSYS中，在第一次出现错误后，我确实生成了一个新的hdl文件，但是。。同样的结果。我也删除了数据库的顺序，但仍然是相同的结果。这个项目成功了 我的项目包含（直到第一次出现错误）一个信号抽头和.sdc文件，在sdc文件中有以下几行： 推导时钟不确定性 导出pll时钟 我从硬盘上删除了.sdc文件并重试-结果相同 我删除了.qip文件，对端口映射进行了注释，并编译了-success 然后我在QSYS中生成了一个新的HDL文件 在此之后，我在Quartus II中添加了.qip文件（端口映射仍有注释）->成功 然后我取消了端口映射定义->错误的注释 弹出错误消息之前的最后几个日志如下： Info（10264）：altera_trace_transact o_lite.v（206）上的Verilog HDL Case语句信息：此Case语句中的所有Case项表达式都是onehot
Info（10264）：altera_trace_transactio_lite.v（314）上的Verilog HDL Case语句信息：此Case语句中的所有Case项表达式都是onehot
警告（10036）：在alt\u sld\u fab\u alt\u sld\u fab\u trfabric\u capture\u width.sv（92）：对象“state\u read\u addr”分配了一个值，但从未读取
警告（10036）：在alt_sld_fab_alt_sld_fab_trfabric_capture_width.sv（96）：对象“state_d1”分配了一个值，但从未读取
警告（10036）：在alt_sld_fab_alt_sld_fab_trfabric_capture_width.sv（98）：对象“in_ready_d1”分配了一个值，但从未读取
警告（10036）：在alt_sld_fab_alt_sld_fab_trfabric_capture_width.sv（117）：对象“b_startofpacket_wire”分配了一个值，但从未读取
警告（10036）：在alt_sld_fab_alt_sld_fab_trfabric_capture_width.sv（123）：对象“mem_readdata0”分配了一个值，但从未读取
警告（10036）：在alt\u sld\u fab\u alt\u sld\u fab\u trfabric\u capture\u width.sv（128）：对象“mem\u readdata1”分配了一个值，但从未读取
警告（10036）：在alt\u sld\u fab\u alt\u sld\u fab\u trfabric\u capture\u width.sv（133）：对象“mem\u readdata2”分配了一个值，但从未读取
警告（10858）：在alt_sld_fab_alt_sld_fab_trfabric_capture_width.sv（140）：对象状态\u waitrequest已使用但从未分配
警告（10036）：在alt_sld_fab_alt_sld_fab_trfabric_capture_width.sv（141）：对象“state_waitrequest_d1”分配了一个值，但从未读取
警告（10036）：alt_sld_fab_alt_sld_fab_trfabric_capture_width.sv处的Verilog HDL或VHDL警告（144）：对象“out_channel”分配了一个值，但从未读取 警告（10036）：在alt\u sld\u fab\u alt\u sld\u fab\u trfabric\u capture\u width.sv（147）：对象“out\u empty”分配了一个值，但从未读取
警告（10036）：在alt\u sld\u fab\u alt\u sld\u fab\u trfabric\u capture\u width.sv（150）：对象“out\u error”分配了一个值，但从未读取
警告（10230）：在alt_sld_fab_alt_sld_fab_trfabric_capture_width.sv（285）：大小为32的截断值以匹配目标（1）的大小
警告（10230）：在alt_sld_fab_alt_sld_fab_trfabric_capture_width.sv（301）：大小为32的截断值以匹配目标（1）的大小
警告（10230）：在alt_sld_fab_alt_sld_fab_trfabric_capture_width.sv（317）：大小为32的截断值以匹配目标（1）的大小
警告（10230）：在alt_sld_fab_alt_sld_fab_trfabric_capture_width.sv（334）：大小为32的截断值以匹配目标（1）的大小
警告（10036）：Verilog HDL或VHDL警告alt_sld_fab_alt_sld_fab_trfabric_avalon_st_adapter_data_format_adapter_0.sv（92）：对象“state_read_addr”分配了一个值，但从未读取
警告（10858）：在alt_sld_fab_alt_sld_fab_trfabric_avalon_st_adapter_data_format_adapter_0.sv（137）：对象状态_waitrequest已使用但从未分配
警告（10036）：Verilog HDL或VHDL警告alt_sld_fab_alt_sld_fab_trfabric_avalon_st_adapter_data_format_adapter_0.sv（138）：对象“state_waitrequest_d1”分配了一个值，但从未读取
警告（10036）：在alt_sld_fab_alt_sld_fab_trfabric_avalon_st_adapter_data_format_adapter_0.sv（141）：对象“out_channel”分配了一个值，但从未读取
警告（10036）：Verilog HDL或VHDL警告alt_sld_fab_alt_sld_fab_trfabric_avalon_st_adapter_data_format_adapter_0.sv（147）：对象“out_error”分配了一个值，但从未读取
警告（10230）：在alt_sld_fab_alt_sld_fab_trfabric_avalon_st_adapter_data_format_adapter_0.sv（290）：大小为32的截断值以匹配目标的大小
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity helloworld_lab1 is
Port (
clk_50_max10 : in std_logic; --50MHz Clock
--clk_25_max10 : in std_logic; --25MHz Clock
--clk_10_adc : in std_logic; --10MHz Clock
cpu_resetn : in std_logic; -- Button 0
user_led : out std_logic_vector (4 downto 0);
user_pb : in std_logic_vector(3 downto 0); -- Middle Buttons
);
end entity helloworld_lab1;
architecture behaviour of helloworld_lab1 is
-- Qsys Component --
component helloworld_lab is
port (
clk_clk : in std_logic := 'X'; -- clk
reset_reset_n : in std_logic := 'X'; -- reset_n
pio_switch_external_connection_export : in std_logic_vector(1 downto 0) := (others => 'X'); -- export
pio_led_external_connection_export : out std_logic_vector(2 downto 0); -- export
pll_clock_clk : out std_logic -- export
);
end component helloworld_lab;
Signal cycle_counter : integer range 0 to 50000000; -- 50 MHz results in 1 Second
Signal pll_cycle_counter : integer range 0 to 10000000; -- 10 MHZ results in 1 Second
Signal led_1sec : std_logic:='0'; -- Signal LED 0
Signal led_pll : std_logic :='1'; -- Signal LED 4
Signal clock_pll : std_logic; -- Port Map PLL Clock
begin
blink_led_1s : process (clk_50_max10)
begin
if (rising_edge(clk_50_max10)) then
cycle_counter <= cycle_counter+1;
if (cycle_counter>=49999999) then
cycle_counter<=0;
led_1sec<=not led_1sec;
end if;
end if;
end process blink_led_1s;
user_led(0)<=led_1sec;
-----------------------------------------------------------------------
blink_led_pll : process (clock_pll)
begin
if (rising_edge(clock_pll))then
pll_cycle_counter <= pll_cycle_counter+1;
if (pll_cycle_counter<=9999999) then
pll_cycle_counter<=0;
led_pll<=not led_pll;
end if;
end if;
end process blink_led_pll;
user_led(4) <=led_pll;
---------------------------------------------------------------------
-----------------------------------Qsys port map-----------------------------------------------
QSYS : component helloworld_lab
port map (
clk_clk => clk_50_max10,
reset_reset_n => cpu_resetn,
pio_switch_external_connection_export => user_pb(3 downto 2),
pio_led_external_connection_export => user_led(3 downto 1),
pll_clock_clk => clock_pll
);
end architecture behaviour;