Emacs 需要帮助关闭端口列表中信号后的重新对齐注释。（Verilog模式）

这是我的问题，我将端口列表定义为：

module spi_jstk ( 
                  input        clk,     // System Clock (40MHz)
                  input        reset,   // Async Reset
                  input        START,   // Initialize SPI Transfer
                  input [39:0] DATA,    // Input Data to Transfer
                  input        SS,      // Chip Select
                  output       SCLK,    // Serial Clock
                  input        MISO,    // Master In Slave Out
                  output       MOSI );  // Master Out Slave In

看起来很不错

现在，让我们假设我在列表中添加一个新信号，或者只点击TAB，结果如下：

module spi_jstk ( 
                  input        clk, // System Clock (40MHz)
                  input        reset, // Async Reset
                  input        START, // Initialize SPI Transfer
                  input [39:0] DATA, // Input Data to Transfer
                  input        SS, // Chip Select
                  output       SCLK, // Serial Clock
                  output       NEW, // NEW SIGNAL
                  input        MISO, // Master In Slave Out
                  output       MOSI );  // Master Out Slave In

不知道它为什么这样对我的评论，有人知道我是如何关闭它的吗？真令人沮丧

另一件我不明白的事情是，如果我点击常规信号列表（不在端口列表中）上的标签，它不会干扰我的评论。这些注释在选项卡之后保持一致

   // Signals
   reg [2:0]  q_state, n_state;
   reg        q_clk;
   reg        q_sck;    //1 MHz ticks
   reg [7:0]  q_mosi;   //1 MHz ticks  
   reg [7:0]  q_miso;   //1 MHz ticks

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有人知道我该怎么解决这个问题吗？谢谢。

这似乎是

自动排列行为的副作用。C-hvverilog-auto-LineupCenter的文档描述了该行为

要跨多行排列的语句类型。
如果选择“全部”，则完成下面描述的所有排队。
如果是“声明”，则仅声明与任何
之前的声明，考虑到宽度等，
例如，代码：
reg[31:0]a；
条例b；
将成为
reg[31:0]a；
条例b；
如果是“赋值”，则赋值与前面的任何
赋值，例如代码
a_long_变量太好了，谢谢你的提示和有用的解释。我将提交一份bug报告，同时使用您的建议。
(setq verilog-auto-lineup nil)  ;; disable completely

(setq verilog-auto-lineup 'assignment)  ;; disable only for declarations