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Embedded 什么'；这是<；=和：=在VHDL中

embedded logic vhdl

Embedded 什么'；这是<；=和：=在VHDL中,embedded,logic,vhdl,colon-equals,Embedded,Logic,Vhdl,Colon Equals,目前，我正在学习一些使用VHDL的FPGA设计技术，我的问题是我们是否可以使用：=和规则比这稍微复杂一些，但是基本上：你使用如果你使用信号温度：std\u逻辑\u向量那么你必须使用你的意思是我可以互换使用这两个符号，或者有一些例外@wjl有关delta循环的信息，请参阅这篇关于该主题的好文章： signal some_signal : std_logic := '0'; -- 0 initial value ... variable some_variable : std_logic := '0

目前，我正在学习一些使用VHDL的FPGA设计技术，我的问题是我们是否可以使用：=和规则比这稍微复杂一些，但是基本上：你使用
如果你使用信号温度：std\u逻辑\u向量那么你必须使用你的意思是我可以互换使用这两个符号，或者有一些例外@wjl
有关delta循环的信息，请参阅这篇关于该主题的好文章：

signal some_signal : std_logic := '0'; -- 0 initial value
...
variable some_variable : std_logic := '0'; -- 0 initial value
...
some_signal <= '1'; -- will assign 1 at the next time step (delta cycle)
...
some_variable := '1'; -- assigns 1 immediately