FPGA上的乘法器功能需要多长时间？这一次有可能计算吗？_Fpga

FPGA上的乘法器功能需要多长时间？这一次有可能计算吗？

FPGA上的乘法器功能需要多长时间？这一次有可能计算吗？,fpga,Fpga,我已经在FPGA上实现了一个硬件架构，我在这个架构上使用了一些乘法器功能我想知道ISE软件或硬件（通过使用芯片范围）是否有任何方式或方法来计算每个部分/步骤的最大延迟时间例如，我想知道我是否增加了输入时钟脉冲，哪些部分不能正常工作？查看设计的计时报告，它可以为您提供有关请求路径中各种元素的延迟信息基于此，您还可以获得最小松弛信息，该信息会告诉您可以增加多少时钟，然后您可以更改时钟频率并重新运行合成，以检查它是否保持新时钟频率的计时使用特定测量，例如芯片范围，仅提供特定电源上特定芯片的信息

我已经在FPGA上实现了一个硬件架构，我在这个架构上使用了一些乘法器功能

我想知道ISE软件或硬件（通过使用芯片范围）是否有任何方式或方法来计算每个部分/步骤的最大延迟时间

例如，我想知道我是否增加了输入时钟脉冲，哪些部分不能正常工作？

查看设计的计时报告，它可以为您提供有关请求路径中各种元素的延迟信息

基于此，您还可以获得最小松弛信息，该信息会告诉您可以增加多少时钟，然后您可以更改时钟频率并重新运行合成，以检查它是否保持新时钟频率的计时

使用特定测量，例如芯片范围，仅提供特定电源上特定芯片的信息以及特定数据等，其中定时引擎（静态定时分析（STA））为您提供了设计和供应商参数的最坏情况分析。

查看设计的定时报告，它可以为您提供有关请求路径中各种元素的延迟信息

使用特定测量，例如芯片范围，仅给出特定电源上特定芯片的信息，以及特定数据等，其中正时引擎（静态正时分析（STA））为您提供了设计和供应商参数的最坏情况分析。

基于32位DSP的乘法器在Spartan 3上需要大约18纳秒。您是否应用了约束，以便STA可以检查您的设计？@Paebbels感谢我对一些网络应用了约束，现在我想比较传播延迟时间和执行时间，并找到架构之间的加速因子，这不是一项容易的任务。您可以使用综合评估或逻辑级别来比较两种体系结构。但是合成Fmax值不是很精确。更好的方法是使用静态时序分析（STA）的P&R后值。这要求系统时钟至少有一个定时约束。但有一个缺点：如果满足所有约束条件，Map和P&R将停止优化。所以如果你设置Fin=10MHz，它会说OK Fmax是95MHz，如果你设置100MHz，它会说OK Fmax是108MHz。。。因此，需要进行一些测试才能找到真正的Fmax。基于32位DSP的乘法器在Spartan 3上大约需要18纳秒。您是否应用了约束，以便STA可以检查您的设计？@Paebbels感谢我对一些网络应用了约束，现在我想比较传播延迟时间和执行时间，并找到架构之间的加速因子，这不是一项容易的任务。您可以使用综合评估或逻辑级别来比较两种体系结构。但是合成Fmax值不是很精确。更好的方法是使用静态时序分析（STA）的P&R后值。这要求系统时钟至少有一个定时约束。但有一个缺点：如果满足所有约束条件，Map和P&R将停止优化。所以如果你设置Fin=10MHz，它会说OK Fmax是95MHz，如果你设置100MHz，它会说OK Fmax是108MHz。。。因此，需要进行一些测试才能找到真正的Fmax。基于32位DSP的乘法器在Spartan 3上大约需要18纳秒。您是否应用了约束，以便STA可以检查您的设计？@Paebbels感谢我对一些网络应用了约束，现在我想比较传播延迟时间和执行时间，并找到架构之间的加速因子，这不是一项容易的任务。您可以使用综合评估或逻辑级别来比较两种体系结构。但是合成Fmax值不是很精确。更好的方法是使用静态时序分析（STA）的P&R后值。这要求系统时钟至少有一个定时约束。但有一个缺点：如果满足所有约束条件，Map和P&R将停止优化。所以如果你设置Fin=10MHz，它会说OK Fmax是95MHz，如果你设置100MHz，它会说OK Fmax是108MHz。。。因此，需要进行一些测试才能找到真正的Fmax。基于32位DSP的乘法器在Spartan 3上大约需要18纳秒。您是否应用了约束，以便STA可以检查您的设计？@Paebbels感谢我对一些网络应用了约束，现在我想比较传播延迟时间和执行时间，并找到架构之间的加速因子，