Generics 在VHDL中分配泛型的困难

我对VHDL比较陌生，并且面临泛型方面的问题。我想给泛型分配一个信号值。那能做到吗

architecture rtl of entity_name is  

  signal ibaudratetop: integer;  

  component my_baud1 is  
    generic(  
      baudrate       : integer := 115200;  
      clock_freq_mhz : real    := 1.843200);  
    port(  
      clk  : in std_logic;  
      rst  : in std_logic;  
      baud : out std_logic);  
  end component;  

begin  

  BAUDRATE: my_baud1  
    generic map(  
      baudrate       => ibaudratetop,  
      clock_freq_mhz => 1.843200)  
    port map(
      clk  => clk,  
      rst  => rst,  
      baud => ibaudrx);  

end rtl;

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这只是我的UART代码的一部分。当一个整数类型的信号被分配给一个泛型映射时，这种类型的泛型映射可能吗？我无法模拟代码。

否，泛型在精化过程中进行评估（类似于“编译时”），信号预计会在模拟过程中发生变化（更像是“运行时”）

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因此，如果在编译和精化之后输入应该更改，那么最好使用一个端口。

否，泛型在精化过程中进行评估（类似于“编译时”），信号预计会在模拟过程中更改（更类似于“运行时”）

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因此，如果在编译和精化之后输入应该更改，那么最好使用端口。

顺便说一句，您可以使用“波特率：实体工作.my_baud1”进行端口映射，并删除您的组件语句，而不是使用“component my_baud1 is”声明您的组件。此外，除非绝对需要，否则不应使用“real”变量类型，这在当前的设计中似乎并非如此。顺便说一下，您可以使用“波特率：实体工作。我的波特率1”进行端口映射，并删除您的组件语句，而不是使用“component my_baud1 is”声明您的组件。此外，除非绝对需要，否则不应使用“real”变量类型，而在当前的设计中，情况似乎并非如此。