如何使用-定义；systemverilog测试台中makefile的参数？

使用“make”命令完成定义，如下所示：

make something -define "file=$(name)" 

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如何在我的系统verilog测试台中使用此定义

调用编译器时，您需要将其转换为

+define

开关。例如，使用modelsim/questa

vlog +define+file=\"$(file)\" .....

根据所使用的shell，您可能需要处理引号是如何通过的