Random SystemVerilog的srand（）模拟
CRandom SystemVerilog的srand（）模拟,random,verilog,system-verilog,Random,Verilog,System Verilog,Crand（）和srand（）函数在执行类似操作时非常有用： srand(SEED); for() { //doing something with one thing using rand() } srand(SEED); for() { //doing something with other thing using rand() } 我可以在SystemVerilog中使用类似的东西吗？是的，我知道关于$urandom（SEED），但问题是它应该SRAND一次，rand（
rand（）srand（）srand(SEED);
for()
{
//doing something with one thing using rand()
}
srand(SEED);
for()
{
//doing something with other thing using rand()
}
我可以在SystemVerilog中使用类似的东西吗？是的，我知道关于
$urandom（SEED）srandom$Uradomclass Foo;
rand int r_value;
function void reseed(int seed);
srandom(seed);
endfunction
function void do_something();
randomize();
$display("something: %0d", value);
endfunction
function void do_something_else();
randomize();
$display("something: %0d", value);
endfunction
endclass
....
Foo foo = new();
foo.reseed(seed);
foo.do_something();
foo.reseed(seed);
foo.do_something_else();