Verilog 如何计算组合电路的传播延迟？

我用谷歌搜索了这个问题，但似乎找不到合适的答案。有没有某种等式？还是通过查看电路中的最长路径来计算延迟？

您可以使用目标技术供应商（即FPGA）通常提供的静态时序分析工具来计算路径延迟。

快速脏法-打开合成报告，查找最大组合延迟。这将为您提供一个近似值

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正确的方法-如果块是纯组合的，则使用任何频率的时钟注册输入和输出。使用tcl命令report_timing-from{Flop1}-to{Flop2}生成从输入寄存器到输出寄存器的时序（place和route）。这将为您提供有关单元和线路延迟的详细描述。这一分析将是准确的

您不计算Verilog代码的传播延迟，因为这是高级代码，并且传播延迟仅与place和route之后产生的门级实现相关。对于这种门级实现，您使用静态时序分析（STA）工具基于约束计算传播延迟，其中包括最小、最大、时钟延迟和许多其他时序考虑。