带有case/always语句的Verilog问题
我已经使用给出的示例代码为类编写了这个模块，但是我在尝试编译时遇到了错误-我认为这可能是由于我使用输入的方式（或者只是语法错误），所以我尝试使用数组来完成它-我的注释方法正确吗？我应该使用连接吗带有case/always语句的Verilog问题,verilog,case-statement,quartus,Verilog,Case Statement,Quartus,我已经使用给出的示例代码为类编写了这个模块，但是我在尝试编译时遇到了错误-我认为这可能是由于我使用输入的方式（或者只是语法错误），所以我尝试使用数组来完成它-我的注释方法正确吗？我应该使用连接吗 module ledSwitch(LEDR, SW); input [9:0] SW; //switches and led output [0] LEDR; mux7to1 u0( .s0(SW[0]),//input switches to mux
module ledSwitch(LEDR, SW);
input [9:0] SW; //switches and led
output [0] LEDR;
mux7to1 u0(
.s0(SW[0]),//input switches to mux
.s1(SW[1]),
.s2(SW[2]),
.s3(SW[3]),
.s4(SW[4]),
.s5(SW[5]),
.s6(SW[6]),
.s7(SW[7]),
.s8(SW[8]),
.s9(SW[9]),
//.inputs([SW[0], [SW[1], [SW[2], [SW[3], [SW[4], [SW[5], [SW[6]])
//.muxSelect([SW[7], [SW[8], [SW[9])
.l(LEDR[0]) //input led output to mux
);
endmodule
module mux7to1(s0, s1, s2, s3, s4, s5, s6, s7, s8, s9, l);
input s0;
input s1;
input s2;
input s3;
input s4;
input s5;
input s6;
input s7;
input s8;
input s9;
//input inputs[6:0]
//input muxSelect[2:0]
output l;
reg Out; //declare the output signal for the always block
always@(*) //declare always block
begin
case ([s9, s8, s7])//muxSelect[2:0] //start case statement
3'b000: Out = s0; //case 0, A
3'b001: Out = s3; //case 1, D
3'b010: Out = s1; //case 2, B
3'b011: Out = s5 //case 3, F
3'b100: Out = s0; //case 4, A
3'b101: Out = s4; //case 5, E
3'b110: Out = s2; //case 6, C
3'b111: Out = s6; //case 7, G
default: Out = 0; //Default
endcase
end
assign l = Out;
endmodule
您需要使用连接运算符：
case（{s9，s8，s7}）最后，在LED开关模块中，您需要正确定义输出。您需要使用串联运算符：
case（{s9，s8，s7}）