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Report 有没有一种方法可以在vhdl中进行模拟时只打印一次断言？

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Report 有没有一种方法可以在vhdl中进行模拟时只打印一次断言？,report,vhdl,Report,Vhdl,我有一个vhdl实体，我在测试台上实例化了它 我希望它在模拟开始时只打印一次报告，以显示使用了哪个泛型 使用可合成的代码可以吗 谢谢 SLP 注意等待声明！正如@user1155120所指出的，没有敏感度列表的进程将无限循环，除非用等待停止声明。历史上IEEE Std 1076.6-2004 RTL综合（撤销）要求忽略断言和报告声明。实体声明性部分可以有一个带有断言/报告语句的被动进程，最后一个等待语句没有超时/条件/敏感性子句。它将在初始化期间执行一次。类似的过程语句可以放在体系结构主体或块语

我有一个vhdl实体，我在测试台上实例化了它

我希望它在模拟开始时只打印一次报告，以显示使用了哪个泛型

使用可合成的代码可以吗

谢谢

SLP

注意
等待声明！正如@user1155120所指出的，没有敏感度列表的进程将无限循环，除非用
等待停止声明。
历史上IEEE Std 1076.6-2004 RTL综合（撤销）要求忽略断言和报告声明。实体声明性部分可以有一个带有断言/报告语句的被动进程，最后一个等待语句没有超时/条件/敏感性子句。它将在初始化期间执行一次。类似的过程语句可以放在体系结构主体或块语句部分中。

process
begin
    report "Integer parameter FOO value = " & integer'image(FOO);
    wait;
end process;