System verilog 事件控制“@&引用；在分配后定义的uvm中的systemverilog中_System Verilog_Uvm

System verilog 事件控制“@&引用；在分配后定义的uvm中的systemverilog中

system-verilog

System verilog 事件控制“@&引用；在分配后定义的uvm中的systemverilog中,system-verilog,uvm,System Verilog,Uvm,我试图理解“verificationguide.com”UVM env示例中定义的UVM驱动程序代码：在mem_driver.sv文件的drive（）任务中，可以找到以下代码：如果（请求wr_en）开始//写入操作 DRIV_IF.wr_en它的作用是确保在下一个请求的事务之前，wr_en至少保持激活一个时钟周期。否则，下一个事务将立即将其设置回0。它在那里，以确保在下一个请求的事务之前至少一个时钟周期内保持活动状态。否则，下一个事务将立即将其设置回0

我试图理解“verificationguide.com”UVM env示例中定义的UVM驱动程序代码：

在mem_driver.sv文件的drive（）任务中，可以找到以下代码：如果（请求wr_en）开始//写入操作

DRIV_IF.wr_en它的作用是确保在下一个请求的事务之前，wr_en
至少保持激活一个时钟周期。否则，下一个事务将立即将其设置回0。
它在那里，以确保在下一个请求的事务之前至少一个时钟周期内保持活动状态。否则，下一个事务将立即将其设置回0