System verilog Modelsim对SV的支持_System Verilog_Modelsim

System verilog Modelsim对SV的支持

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System verilog Modelsim对SV的支持,system-verilog,modelsim,System Verilog,Modelsim,我目前正在使用modelsim SE 5.8e。它不支持SystemVerilog。我需要使用SystemVerilog来设计和验证我的项目。知道哪个版本的Modelsim同时支持sytemverilog的设计和验证子集吗？我以前使用过VCS，并试图找到是否可以使用Modelsim而不是VCS进行模拟提前谢谢您使用的是学生版，请尝试其中一种我想没有开源的模拟器，如果你发现了什么，请告诉我们其他选项您也可以使用诸如签出之类的其他功能。根据，ModelSim支持SystemVerilog设计

我目前正在使用modelsim SE 5.8e。它不支持SystemVerilog。我需要使用SystemVerilog来设计和验证我的项目。知道哪个版本的Modelsim同时支持sytemverilog的设计和验证子集吗？我以前使用过VCS，并试图找到是否可以使用Modelsim而不是VCS进行模拟

提前谢谢

您使用的是学生版，请尝试其中一种

我想没有开源的模拟器，如果你发现了什么，请告诉我们

其他选项您也可以使用诸如签出之类的其他功能。

根据，ModelSim支持SystemVerilog设计功能，但不支持验证功能。这意味着它可能不支持SV的类、随机化或覆盖特性

Mentor Graphics最新的模拟器平台品牌为Questa。这实际上只是Modelsim的一个扩展。Questa完全支持SystemVerilog。这是你想要的，如果你有（或可以得到）许可证。根据我的经验，EDA模拟器是以分层的方式获得许可的，因此某些功能可能只有在您拥有特定许可证的情况下才可用

Questa模拟器营销页面位于ModelSim 10.1d，支持SystemVerilog，但SystemVerilog覆盖范围、SystemVerilog断言、

randomize（）

方法和

程序

块除外。学生版和Altera初学者版是免费的

ModelSim 10.1d可用于验证。大多数验证工程师都在使用UVM库和

我可以设法获得完整版本的许可证。但是，我不确定哪一个将支持SV“验证”功能。有什么建议吗？