System verilog 对于包中包含的uvm测试用例，何时进行工厂注册_System Verilog_Uvm

System verilog 对于包中包含的uvm测试用例，何时进行工厂注册

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对于测试包中包含的测试用例，什么时候会进行UVM测试用例的工厂注册？是否在导入过程中？

在执行任何代码之前，导入包是编译过程的一部分。UVM工厂注册与模拟时间0时参数化类的静态变量的初始化有关。（我有一个详细的计划）

但您可能面临的问题是，您已经将测试用例放在SystemVerilog

包中，并且从未导入该包。根据所使用的工具和所使用的编译过程，有不同的处理方法