System verilog 是否允许在系统verilog中读取时钟块输出？

我的工具给出了一个错误，

“不允许读取时钟块输出（c_clk.temp）。

我还没有找到此语句的任何标准。”。 提前感谢您的帮助。

标准在14.3时钟块声明中说明

读取任何其 输出时钟方向

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原因是输出没有定义的采样语义。inout有。

为什么你的链接指向你的博客帖子，而不是IEEE的LRM本身@格雷格，这是一个简短的链接，我很容易记住，而且我想让大家知道这是一个免费的标准，不像其他大多数IEEE标准。

module input2 (output [3:0] out1, out2, input [3:0] in1, input clk);

clocking c_clk @(posedge clk);
output #2ns out1, temp = in1[1:0];
input in1;
endclocking

clocking d_clk @(posedge clk);
output out2;
input #2ns svar = in1[3:2];
endclocking

assign out1 = c_clk.temp ^ 4'b1101;
assign out2 = d_clk.svar + in1;

endmodule