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Verilog 奇怪的问题

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我试图将状态分配给FSM机器@posedge clk中的寄存器，并重置=1。然而，声明：state看看您的解释，我想您的代码是这样的

always@posedge时钟和复位=1
state我实际上使用的方法与您在我的代码中使用时钟和重置信号的方法相同。但是，我的问题是我在always块的开头重置了状态。然后，在同一always块内的case语句中，我使用默认case将状态恢复为任意状态。我对这个错误仍然有点困惑。但是，无论如何，在我删除了这个默认语句之后，一切都恢复了正常

谢谢。

您可以发布您的代码吗？