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Verilog real卡在错误状态

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有人能解释一下为什么real_OUT在下面的代码中没有从0变为3.3吗？
标准错误：您的敏感度列表不完整。它没有使用AVDD、Vhist\U hl、Vhist\U lh

不要使用
always@（名称、名称等）
而是使用
always@（*）
或
always\u comb

此外，由于同时使用上升沿和下降沿，因此无法合成代码。

如果。。。否则的陈述会产生误导

第37行的
else
语句与第35行的
if
语句匹配。因此，您的
始终
块的执行从第32行
if（EN）
跳到第39行
else real\u OUT=1'b0
我从always@（*）开始，看到了这个问题，因此改为上面的格式。代码不用于合成。这个HDL看起来像是用来模拟模拟电路的行为。我认为即使灵敏度列表是固定的，它也不能合成到预期的硬件上。灵敏度列表肯定是乱七八糟的，但是你能创建一个真正的复制器吗？