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“之间的差异&引用；及；或；始终@（Verilog）

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“之间的差异&引用；及；或；始终@（Verilog）,verilog,Verilog,我刚开始使用Verilog系统来设计硬件 我不知道在中使用、和或是否有区别 例如： always @(S or C) 及 有区别吗？如果有，区别是什么？它们是同义词。没什么区别 此外，两者都不应在试验台外使用。相反，对组合块使用始终@（*）；它由所有现代（2001+）合成工具支持，并自动使块对块中引用的任何信号敏感 如果你使用System Verilog，你可以（也应该）考虑使用 AlWavsSoCopy。有一段时间，一个大型的模拟和合成公司在AlvysSCOM中有一个bug持续了很多年（有各

我刚开始使用Verilog系统来设计硬件

我不知道在
中使用
、
和
或
是否有区别

例如：


always @(S or C)


及


有区别吗？如果有，区别是什么？
它们是同义词。没什么区别

此外，两者都不应在试验台外使用。相反，对组合块使用
始终@（*）
；它由所有现代（2001+）合成工具支持，并自动使块对块中引用的任何信号敏感


如果你使用System Verilog，你可以（也应该）考虑使用<代码> AlWavsSoCopy。
有一段时间，一个大型的模拟和合成公司在AlvysSCOM中有一个bug持续了很多年（有各种各样的“修复”）。我们从不相信它是真正固定的，因此我避免了使用它。@oldfart不可能有那么多年，因为SystemVerilog合成支持相对来说是新的（10年），与Verilog（30年）相比。而且，如果我选择，我会选择
或
语法-它明确地说明了意图。我只想说你是这样做的（并且应该）在测试台之外一直使用此功能对寄存器进行异步重置
always@（posedge clk，negedge resetB）
；其构造完全相同。完全同意组合逻辑，隐式灵敏度列表是一种方法。我认为
always@（S或C）
和
always@（S，C）
具有完全相同的解释。

always @(S,C)