Verilog 实时CPU时钟与高频软件时钟

我很想了解模拟器中用于生成软件时钟的技术。我的机器的频率只有~2.4GHz，但我可以使用模拟器生成高达500太赫兹的时钟（请参阅下面的系统Verilog代码片段）

这个更高的频率只是一个软件错觉，还是与CPU晶体振荡器有任何联系？

模拟不会实时“运行”。因此，它将计算步骤的结果，如果完成了，就完成了。这意味着所需步骤的数量（以及问题的复杂性）与计算机性能之间的比率将定义完成模拟所需的时间。模拟的时间刻度设置就是它所说的：一种将模拟步骤关联到时间（刻度）的方法

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因此，如果你想这么说，这确实是一种“幻觉”。

SystemVerilog是一种HVL，即一种硬件验证语言。它（主要）用于验证硬件设计

该语言的主要目的是提供一个平台，在该平台上，人们可以通过运行模拟来创建逻辑以验证DUT，即为DUT生成不同的操作条件并检查其在每个条件下的行为。但这并不一定意味着DUT应该在SystemVerilog测试台产生的极端条件下运行

当您从测试台生成500太赫兹时钟并检查DUT的行为时，您要确保DUT（实际上）即使在这种极端条件下也不会发生故障。但请注意，这只是您创建的一个虚拟环境，而不是DUT一旦合成就应该运行的实际环境

如果机器（或DUT）的最大频率为~2.5GHz，则应在实际环境中以该频率运行，但出于好奇，您甚至可以通过生成不同的模拟来检查具有不同输入时钟频率的DUT的运行情况

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希望有帮助

换句话说，

时间刻度

仅定义

延迟

的格式和

时间

输出。它对其他方面影响不大。

`timescale 1fs/1fs;//This is the minimum time-unit and precision that can be used to generate 500THz clock
module temp();
  bit clk_b;
  always #1 clk_b =~ clk_b ;
endmodule