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Verilog 如果用OR语句

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Verilog 如果用OR语句,verilog,Verilog,我试图在if语句中实现OR函数。这是我在第一个区块中得到的： initial begin flag = $value$plusargs("a=%b", a); flag = $value$plusargs("b=%b", b); flag = $value$plusargs("c=%b", c); #1 if (z != 0| z != 1) $display("A

我试图在if语句中实现OR函数。这是我在第一个区块中得到的：

 initial
       begin
           flag = $value$plusargs("a=%b", a);
           flag = $value$plusargs("b=%b", b);
           flag = $value$plusargs("c=%b", c);
           #1 if (z != 0| z != 1)
              $display("ARGUMENT MISSING");
           else
           #1 $display("a = %1b, b = %1b, c = %1b, z = %1b", a, b, c, z);
       end
我试图这样做，如果任何参数未初始化，程序将打印“参数丢失”，否则它将打印
a
、
b
、
c
的二进制值以及输出
z
。但是，我认为我在语法上犯了一些错误，使它跳过了if的情况

initial  
       begin  
           if($value$plusargs("a=%b", a) &  
              $value$plusargs("b=%b", b) &  
              $value$plusargs("c=%b", c) )  
             #1 $display("a = %1b, b = %1b, c = %1b, z = %1b", a, b, c, z);  
           else  
              $display("ARGUMENT MISSING");  
       end
如果声明了所有参数，则应显示参数和Z。Else显示参数丢失消息