模块之间的数据传输-Verilog

在Verilog中，我有一个主模块，它应该通过一个输入号码接受数据，并将它们设置在BCD16线上。 在子模块中，我有一个输出编号，其编号设置为“h358”，但该值未到达导线BCD16。 编译器没有显示任何错误。 代码如下：

module LED_7seg(
    input clk, number,
....
);

....
wire [15 : 0] set; 
assign set = number;
  ....
endmodule

子模

module setNumber(
    output number
);

wire [15 :0] set;
assign set = 'h358;

assign number = set;

endmodule

模块已连接：

在LED_7seg中，您必须将导线组连接到setNumber模块的输出，并且您的数字值将位于主模块内

在LED_7seg中，不应输入数字。那里不需要它。只需使用来自setNumber模块的导线即可

记住导线/调节器的宽度

应该是这样的：

module LED_7seg(
    input clk
);

wire [15 : 0] set; 

    setNumber setNumberInstance(
        .number(set)
    );

endmodule

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您是否正在尝试从setNumber向LED_7seg连续发送号码？谢谢回复。我还有另外一个问题，我想使用global reg，现在我有了这个：'Temp=SPI\u slave.byte\u data\u received；'但编译器返回错误：“代码”外部引用SPI_slave.byte_data_接收到的数据仍然未解决询问问题并粘贴代码。没有代码很难说什么。别忘了记下我的答案是否有用或者/或者它是否是解决方案。其他人需要这个标记。