Verilog 在测试台上注册初始值

要向reg div_num_tb发送初始值（它是一个8位寄存器） 我得到了这个错误：

错误（10137）：Verilog HDL程序分配错误位于top_tb.v（23）：分配左侧的对象“div_num_tb”必须具有变量数据类型

其他单位寄存器不处理问题

module top_tb();
  reg clock_tb, reset_tb, enable_tb; 
  reg [7:0]Div_num_tb;
  wire Out_signal_tb; 
  wire [7:0]count_tb;`

Top U0(
  .clock (clock_tb),
  .reset (reset_tb),
  .enable (enable_tb),
  .Div_num (div_num_tb),
  .Div_num (Div_num_tb),
  .Out_signal (Out_signal_tb),
  .count (count_tb)
);

initial
begin   
  clock_tb = 0;
  reset_tb = 1;
  enable_tb = 0;
  div_num_tb = 8'b00000000;
end
endmodule

错误（10137）：Verilog HDL程序分配错误位于top_tb.v（23）：分配左侧的对象“div_num_tb”必须具有变量数据类型

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Div\u num\u tb

已定义为

reg

reg[7:0]Div_num_tb

但不是
div\u num\u tb
，因此，它被推断为导线。Verilog区分大小写。
可能与@Qui重复-这不是重复。在您提到的问题中，分配给默认为导线的模块端口；在这个问题中，赋值是给一个未声明的对象，不幸的是，它也默认为一个wire。在描述中添加一个“`default_netype none”，以避免键入错误变成wire。