Vhdl 在Vivado中，如何实例化用户定义的；方框图“；顶层的内部；方框图；？

我已经将我的VHDL代码导入了一个用户定义的块设计，并从这个块设计中导出了我的I/O接口，现在我需要在包含Xilinx Zynq Arm内核和AXI互连的顶级块设计中实例化这个块设计。当我右键单击顶层框图时，我看到两个选项：

“添加模块” “添加IP”

这两个选项都没有列出为实例化VHDL代码而创建的块设计。你有什么办法让它发挥作用吗

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如果您创建一个用户定义的块设计，如何在另一个块设计中实例化它，特别是顶层块设计。

相比之下，它现在似乎在tools/create或package new ip/next/package a Block Design from the current project/…

如果顶层是Verilog或VHDL，则只能使用“add module”。 （当然，您仍然需要使用大“+”按钮将源代码文件添加到项目中）

顶层模块应不是系统Verilog或VHDL2008。它不会出现在列表中。您可以取消选中“隐藏不兼容模块”框，然后显示不兼容模块，但仍然无法添加它们

您可以使用Xilinx IP流将系统Verilog或VHDL2008转入IP，然后添加它们。 但我发现它相当麻烦，而且我也不认为在验证之前，用IP一次又一次地用“新”版本替换它有什么用

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因此，调整顶层或编写包装器

我不知道这是否有帮助，但我只是读到了：当您创建了一个IP integrator BD，实现了它，验证了它，并在目标硬件上测试了它，并且您对BD的功能感到满意时，您可以打包BD以创建一个可以在另一个设计中重用的IP。有关打包BD以在Vivado IP目录中使用的更多信息，请参阅《Vivado Design Suite用户指南：创建和打包自定义IP》（UG1118）中的此链接。