VHDL RAM端口映射_Vhdl_Modelsim - Fatal编程技术网

VHDL RAM端口映射

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VHDL RAM端口映射,vhdl,modelsim,Vhdl,Modelsim,我有一个ram实体，我想从其他两个不同的实体a和B访问它。我在A和B中都做了实体端口映射，但当我在modelsim上开始模拟时，我得到了两个RAM，一个用于实体A，一个用于实体B。我想要的是让两个实体访问同一个ram，而不是每个实体单独的ram。如何使用modelsim pe学生版实现此目的？正如您所发现的，这不是实现此目的的方法创建一个顶层实体，实例化实体a和B，在其中也创建RAM（采用您喜欢的技术），并通过信号将其连接到a和B的正确端口

我有一个ram实体，我想从其他两个不同的实体a和B访问它。我在A和B中都做了实体端口映射，但当我在modelsim上开始模拟时，我得到了两个RAM，一个用于实体A，一个用于实体B。我想要的是让两个实体访问同一个ram，而不是每个实体单独的ram。

如何使用modelsim pe学生版实现此目的？

正如您所发现的，这不是实现此目的的方法

创建一个顶层实体，实例化实体a和B，在其中也创建RAM（采用您喜欢的技术），并通过信号将其连接到a和B的正确端口