Vhdl Modelsim“；未能映射库“；错误

我已经写了这个简单的代码。但当我尝试使用Modelsim模拟它时，它显示了一个错误，表示库无法映射。我该怎么分类呢

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity p1 is
    Port ( a : in  STD_LOGIC;
           b : in  STD_LOGIC;
           c : out  STD_LOGIC);
end p1;

architecture Behavioral of p1 is

begin

c <= a or b;

end Behavioral;

IEEE库；
使用IEEE.STD_LOGIC_1164.ALL；
实体p1是
端口（a：标准_逻辑中；
b：标准逻辑；
c：输出标准（U逻辑）；
p1端；
p1的架构是
开始
c可能您更改了目录，并且没有在那里创建库
work
，尽管modelsim.ini中存在映射

输入成绩单：

vlib work

创建库
工作

编辑：如果映射也丢失（即上述解决方案无法解决此问题），请添加以下命令：

vmap work work

另外，愚蠢的事情是：modelsim不应该默认为名为“work”的库，因为“work”是一个保留关键字（意思是“当前库”）。但请忽略这一点，因为这已经是一个问题/缺陷，几十年了……
请删除xilinx标签。你想在哪个库中编译这个文件？您是否创建了该库及其逻辑映射？