Vhdl 使用xilinx的分压器芯_Vhdl_Fpga_Xilinx

Vhdl 使用xilinx的分压器芯

vhdl

Vhdl 使用xilinx的分压器芯,vhdl,fpga,xilinx,Vhdl,Fpga,Xilinx,我不知道如何正确使用xilinx的除数ip核以及我做错了什么这里的代码简化成了问题，我在ISE中做的所有额外工作就是在 CE已启用商宽17 除数宽度11 余数签名每个装置2个时钟以及具有“CLK_50MHZ”定义的ucf文件我无法摆脱这个错误 IEEE库；使用IEEE.STD_LOGIC_1164.ALL；使用IEEE.STD_LOGIC_arith.ALL；使用IEEE.STD\u LOGIC\u signed.ALL；使用IEEE.NUMERIC_STD.ALL； --如

我不知道如何正确使用xilinx的除数ip核以及我做错了什么

这里的代码简化成了问题，我在ISE中做的所有额外工作就是在

CE已启用
商宽17
除数宽度11
余数
签名
每个装置2个时钟

以及具有“CLK_50MHZ”定义的ucf文件

我无法摆脱这个错误

IEEE库；
使用IEEE.STD_LOGIC_1164.ALL；
使用IEEE.STD_LOGIC_arith.ALL；
使用IEEE.STD\u LOGIC\u signed.ALL；
使用IEEE.NUMERIC_STD.ALL；
--如果正在实例化，请取消对以下库声明的注释
--此代码中的任何Xilinx原语。
--UNISIM图书馆；
--使用UNISIM.VComponents.all；
实体pg为
端口（时钟50MHz：标准逻辑）；
末pg；
pg is的体系结构
信号时钟：标准逻辑；
信号分区：标准逻辑：='0'；
信号分区rfd：标准逻辑；
信号分配标准：标准逻辑向量（16到0）：=“00000000000000000”；
信号除数标准：标准逻辑向量（10到0）：=“00000000000”；
信号商：标准逻辑向量（16到0）；
信号分数标准：标准逻辑向量（10到0）；
组件分隔器是
端口（时钟：在标准逻辑中；
rfd：标准逻辑中；
ce：标准逻辑；
股息：在标准逻辑向量中（16向下至0）；
除数：在标准逻辑向量中（10到0）；
商：输出标准逻辑向量（16到0）；
分数：输出标准逻辑向量（10到0）
);          
端部元件；
开始
cdiv：过程（CLK_50MHz）
开始
如果（CLK_50MHz'事件和CLK_50MHz='1'），则
CLKCLK，
rfd=>div\u rfd，
ce=>'1'，
股息=>股息标准，
除数=>除数标准，
商=>商_标准，
分数=>分数标准
);
结束行为；

不确定错误消息是什么，但这里有一些基于代码的注释

第一:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_arith.ALL;
use IEEE.STD_LOGIC_signed.ALL;


use IEEE.NUMERIC_STD.ALL;

你真的不想要所有这些库，它们会以各种方式发生冲突

（事实上，在这个例子中，你甚至不需要这个）

第二：

您的顶级实体

pg

只有一个时钟输入，因此也可能会受到影响。这些工具会注意到，没有输出被发送到外部世界，并优化整个过程

尝试将除法器输入和输出带到外部世界。