Vhdl Synopsys tetramax中的时钟处理
我正在使用tetramax测量一些测试台的故障覆盖率。 我正在运行测试台，并在我要测试的核心的VCD文件输入和输出上转储 时钟和复位已经由我的外部测试台管理。 我猜，因此我不需要在我的Tetramax脚本中添加时钟和重置 但是，我不知道指定时钟是否有任何副作用。。。。例如，在一些输入和输出之间的内部延迟计算中 有人有更多关于在tetramax脚本中添加时钟和重置的效果的信息吗 干杯 时钟和复位已经由我的外部测试台管理。我猜，因此我不需要在我的Tetramax脚本中添加时钟和重置 错了！你需要告诉它哪个信号是时钟，哪个是复位信号，因为这些是它需要知道的特殊信号。你的测试台做什么并不重要。它甚至不应该被加载 Tetramax需要知道如何在设计中控制触发器。其中一部分是知道如何重置它们并为它们计时。当您指定时钟并重置时，它会告诉Tetramax如何执行此操作。它需要知道这一点才能生成或模拟测试模式。如果你不给它这些信息，它什么也做不了，或者更确切地说，它只限于测试不涉及触发器的东西（触发器不多）Vhdl Synopsys tetramax中的时钟处理,vhdl,simulation,clock,hdl,vlsi,Vhdl,Simulation,Clock,Hdl,Vlsi,我正在使用tetramax测量一些测试台的故障覆盖率。 我正在运行测试台，并在我要测试的核心的VCD文件输入和输出上转储 时钟和复位已经由我的外部测试台管理。 我猜，因此我不需要在我的Tetramax脚本中添加时钟和重置 但是，我不知道指定时钟是否有任何副作用。。。。例如，在一些输入和输出之间的内部延迟计算中 有人有更多关于在tetramax脚本中添加时钟和重置的效果的信息吗 干杯 时钟和复位已经由我的外部测试台管理。我猜，因此我不需要在我的Tetramax脚本中添加时钟和重置 错了！你需要告诉
您还需要告诉它必须启用的任何测试控制信号，以便启用测试模式、扫描链等。我正在测试处理器。。。我没有插入任何扫描链，因为我想测试一个软件的覆盖率。我正在modelsim中运行软件。这就是我在外部管理时钟的原因。你认为我只需要按照modelsim中使用的频率设置时钟吗？啊，好吧，我误解了。我看到了TMax，想到了ATPG，我的错误。所以modelsim正在转储一个具有pin值的VCD。然后用VCD驱动TMax中处理器的引脚？在这种情况下，我希望您必须识别时钟并将信号重置为TMax，而不是其他任何东西。VCD在驱动时应小心。我需要在这一点上的文件，以确保。是的，是的。。。我不使用Tmax生成测试。。。我只想用它来模拟VCD中的内容。这就是为什么我假设我不需要指定时钟或重置。在Tmax结束时，它们的行为应该与任何其他信号一样。你怎么认为？（我没有故障模拟方面的经验）