Vim：跳转系统verilog模块的开始或结束？

当您在vim中编辑端口时，是否有办法在vim中跳转系统verilog模块的开头或结尾

例如，在编辑C文件时，您可以使用

[m

跳转函数的开始

编辑：也许我应该更好地定义我的问题，但我最初的意思是，当您在模块实例化中时，您希望跳转实例化模块的开头或结尾

component instance_name (
  .clk (clk),
  .rst (rst),
  .data_i (data_in), 
  .data_o (data_out)
);

---

[m

和

]m

使用大括号。但您可以重新定义它们以匹配您的语法。类似于：

augroup verilog_maps | au!
    autocmd FileType verilog nnoremap <buffer><silent>[m ?^\s*module\><CR>
    autocmd FileType verilog nnoremap <buffer><silent>]m /^\s*module\><CR>
    autocmd FileType verilog nnoremap <buffer><silent>[M ?^\s*endmodule\><CR>
    autocmd FileType verilog nnoremap <buffer><silent>]M /^\s*endmodule\><CR>
augroup END

augroup verilog|u maps | au！
autocmd文件类型verilog nnoremap[m？^\s*模块\>
autocmd文件类型verilog nnoremap]m/^\s*模块\>
autocmd文件类型verilog nnoremap[M？^\s*endmodule\>
autocmd文件类型verilog nnoremap]M/^\s*endmodule\>
螺旋端

谢谢您的回答，但我最初的想法是，当您在模块实例化中时。也许我应该更好地定义我的问题。我建议在

/

或

？

上使用

search（）

，以避免污染搜索注册表。