ARM Cortex-A9构成的SOC的典型L1和L2访问延迟

我正在寻找ARM Cortex-A9处理器（如Nvidia Tegra 2和Tegra 3，具有多个ARM A9处理器）制造的SOC的L1访问延迟和L2访问延迟

我可以找到一些关于这些架构的L1和L2大小的信息，但是我找不到关于L1和L2访问延迟的太多信息。我发现的唯一可靠信息是“Tegra 3上的二级缓存延迟比2快2个周期，而一级缓存延迟没有改变。”

提到Tegra 2上的L2具有25个周期的延迟，并且提到L1具有4个周期的延迟，L2具有31到55个周期的延迟。这些参考资料都不完全可靠。我希望在Nvidia、TI和高通公司的网站和技术文档上找到更多信息，但没有成功

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编辑：有关类似的SOC（如OMAP4460和OMAP4470）的信息也很有用。

要获得权威答案，您可以尝试在您选择的目标上运行（？）

AM37x（TI OMAP3系列的变体）的一组结果可供参考

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另一个是描述ARM Cortex A9 MP系统上各种缓存配置的延迟和带宽的检查。

我可以问一下为什么需要这个吗？在使用ARM-A9处理器的SOC上进行一些缓存性能比较。A9的缓存可以以不同的方式进行架构，因此最终系统的性能和能耗将非常不同。我需要这些缓存编号，以便推测某些应用程序的A9性能。L1与A9紧密耦合，L2通常是L2C-310。你所说的以不同方式构建是什么意思？它们有一些ram延迟设置，也可以有不同的大小。缓存延迟通常不是微不足道的。看到下面的标题了吗？我在p上找到了一些数字。28比较UP与MPCORE（带和不带L2C-310）。医生建议L1延迟应该是1个周期（我不确定）；L2数字略低于您注意到的数字。但是正如auselen所指出的，有些设置会影响L2。@johntortgo除了在本文链接中可以找到的信息之外，没有更多的信息。