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Binary 在Verilog中把一个数字变成负数

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Binary 在Verilog中把一个数字变成负数,binary,verilog,Binary,Verilog,当你有一个二进制数，a=5'b00100，你得到了它的负版本，B reg signed [4:0] A, B; B = -A; 这是做什么的？它将创建数字的两个补码：翻转位并添加一个 在上述情况下，如果两个A/B都声明为“已签名”，则 B=-A应该可以工作，我在一个简单的案例中尝试过，它可以工作。Verilog已经在2的补充中完成了所有工作

当你有一个
二进制数
，
a=5'b00100
，你得到了它的负
版本，
B


 reg signed [4:0] A, B;
 B = -A;



这是做什么的？
它将创建数字的两个补码：翻转位并添加一个


    

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在上述情况下，如果两个A/B都声明为“已签名”，则
B=-A应该可以工作，我在一个简单的案例中尝试过，它可以工作。Verilog已经在2的补充中完成了所有工作