C kbuild实际上是如何工作的？

当我在开发linux驱动程序时，我已经阅读了关于如何通过此文件编写linux kbuild makefile的内容

我知道kbuild系统使用makefile变量，比如obj-y obj-m来确定要构建什么以及如何构建

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但我所困惑的是kbuild系统在哪里真正执行构建过程。总之，如果我有

obj-m=a.o

，那么kbuild系统在哪里解析

obj-m

并执行

gcc a.c

？

kbuild的makefile不是最容易读取的，但这里有一个高级解纠缠（使用4.0-rc3内核）：

顶级Makefile不支持

include $(srctree)/scripts/Kbuild.include

，其中，

$（srctree）

是顶级内核目录

Kbuild.include

定义了各种常用的东西和助手。其中包括

构建

：

###
# Shorthand for $(Q)$(MAKE) -f scripts/Makefile.build obj=
# Usage:
# $(Q)$(MAKE) $(build)=dir
build := -f $(srctree)/scripts/Makefile.build obj

define rule_cc_o_c
        $(call echo-cmd,checksrc) $(cmd_checksrc)                         \
        $(call echo-cmd,cc_o_c) $(cmd_cc_o_c);                            \
        ...
endef

build

与类似于

$（MAKE）$（build）=dir

的命令一起使用，以执行目录

dir

的生成。它使用

脚本/Makefile.build

返回顶级Makefile，有以下内容：

$(vmlinux-dirs): prepare scripts
        $(Q)$(MAKE) $(build)=$@

cmd_cc_o_c = $(CC) $(c_flags) -c -o $@ $<

vmlinux-dirs

包含要构建的子目录列表（init、usr、kernel等）<代码>$（Q）$（MAKE）$（build）=将为每个子目录运行

上面的规则编译内核映像和模块的对象文件。在顶层Makefile的下面，有一些额外的模块特定的东西：

ifdef CONFIG_MODULES
...
modules: $(vmlinux-dirs) $(if $(KBUILD_BUILTIN),vmlinux) modules.builtin
        # Do additional module-specific stuff using
        # scripts/Makefile.modpost among other things
        # (my comment).
        ...
...
endif # CONFIG_MODULES

现在查看

脚本/Makefile.build

（由

$（build）

使用的Makefile），它首先初始化

obj-*

列表和各种其他列表：

# Init all relevant variables used in kbuild files so
# 1) they have correct type
# 2) they do not inherit any value from the environment
obj-y :=
obj-m :=
lib-y :=
lib-m :=

再往下一点，它加载到Kbuild文件中，其中设置了

obj-y

、

obj-m

等：

include $(kbuild-file)

再往下是默认规则，其中包含

$（obj-y）

和

$（obj-m）

列表作为先决条件：

__build: $(if $(KBUILD_BUILTIN),$(builtin-target) $(lib-target) $(extra-y)) \
         $(if $(KBUILD_MODULES),$(obj-m) $(modorder-target)) \
         $(subdir-ym) $(always)
        @:

$（obj-y）

先决条件来自

$（内置目标）

，其定义如下：

builtin-target := $(obj)/built-in.o
...
$(builtin-target): $(obj-y) FORCE
        $(call if_changed,link_o_target)

实际建筑似乎按照以下规则进行：

# Built-in and composite module parts
$(obj)/%.o: $(src)/%.c $(recordmcount_source) FORCE
        $(call cmd,force_checksrc)
        $(call if_changed_rule,cc_o_c)

如果更改了规则

来自

Kbuild.include

。该规则最终在

Makefile.build

中运行以下命令：

###
# Shorthand for $(Q)$(MAKE) -f scripts/Makefile.build obj=
# Usage:
# $(Q)$(MAKE) $(build)=dir
build := -f $(srctree)/scripts/Makefile.build obj

define rule_cc_o_c
        $(call echo-cmd,checksrc) $(cmd_checksrc)                         \
        $(call echo-cmd,cc_o_c) $(cmd_cc_o_c);                            \
        ...
endef

$（cmd\u cc\u o\u c）

似乎是实际的编译命令。通常的定义（在AFAICS中，

Makefile.build

，有两种可能）如下所示：

$(vmlinux-dirs): prepare scripts
        $(Q)$(MAKE) $(build)=$@

cmd_cc_o_c = $(CC) $(c_flags) -c -o $@ $<

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我解决这个问题的方法是在内核构建期间执行CTRL-C，并查看

make

报告错误的地方。另一个方便的代码>使< /Cult>调试技术使用<代码> $（警告$（变量））< /C> >打印<代码>变量的值。

Linux内核严格C代码，内核中没有C++，也没有计划允许。因此，我建议删除C++标签。抱歉，错误操作。答案是：主内核构建makefile可能有一些规则，它们在适当的位置使用

obj-m

和

obj-y

变量将这些文件连接到适当的构建规则。（作为评论发布，因为我根本不知道kbuild，所以这只是基于一般的make行为。）这是一种很酷的调试方法。既然`$（obj-y）`只是一个

XXX.o

的列表，那么

make

如何知道在哪里可以找到这个

XXX.c

？

make

如何实际获取路径信息？@demonguy:pattern规则

$（obj）/%.o:$（src）/%.c

处理它

$（obj）

是将要放置编译的对象文件的目录，

$（src）

是源文件所在的目录。该规则规定，表单

$（obj）/.o

上的文件依赖于表单

$（src）/.c

上的文件（其中

在两种情况下都是相同的），您可以通过运行规则的配方（它包含的命令）从

.c

文件生成

.o

文件。但是有许多不同的路径，例如

test1/1.c

中的

makefile

包含

obj-y+=1.o

和

test2/2.c中的
makefile
包含
obj-y+=2.o
，然后最后
obj-y
应该是
1.o2.o
。那么
$（src）
如何处理不同的路径呢？@demonguy：我没有仔细研究过，但在每个
Kbuild
文件中，我认为您通常只处理一个目录
build
为每个目录生成一个单独的
make
实例来运行
Makefile.build
。（顺便说一下，从makefiles中调用
make
称为递归make。）