Fatal编程技术网
  • for-loop/
  • For loop 生成的开始-结束块必须命名

For loop 生成的开始-结束块必须命名

for-loop verilog

For loop 生成的开始-结束块必须命名,for-loop,verilog,hdl,generate,For Loop,Verilog,Hdl,Generate,我正在Xilinx中编译一个名为“ODIN”的SNN模拟器。对于生成块，我得到了这个错误，但我认为这个块没有什么问题。你能帮我吗 ''' genvar i; generate for (i=0; i<8; i=i+1) begin sdsp_update #( .WIDTH(3) ) sdsp_update_gen ( // Inputs // General

我正在Xilinx中编译一个名为“ODIN”的SNN模拟器。对于生成块，我得到了这个错误，但我认为这个块没有什么问题。你能帮我吗

'''
genvar i;
generate
    for (i=0; i<8; i=i+1) begin
    
        sdsp_update #(
            .WIDTH(3)
        ) sdsp_update_gen (
            // Inputs
                // General
            .SYN_PRE(CTRL_PRE_EN[i] & (SPI_UPDATE_UNMAPPED_SYN | SYNARRAY_RDATA[(i<<2)+3])),
            .SYN_BIST_REF(CTRL_BIST_REF),
                // From neuron
            .V_UP(NEUR_V_UP_int[i]),
            .V_DOWN(NEUR_V_DOWN_int[i]),    
                // From SRAM
            .WSYN_CURR(SYNARRAY_RDATA[(i<<2)+3:(i<<2)]),
            
            // Output
            .WSYN_NEW(SYNARRAY_WDATA_int[(i<<2)+3:(i<<2)])
        );
    end
endgenerate

“”
genvar i；
生成

对于（i=0；i某些编译器在生成逻辑时希望有一个名称。此名称取自开始-结束块的名称。
试试这个：


'''
genvar i;
generate
    for (i=0; i<8; i=i+1) 
    begin : sdsp_gen // <<< Name for begin/end block 

        sdsp_update #(
            .WIDTH(3)
        ) sdsp_update_gen (
            // Inputs
                // General
            .SYN_PRE(CTRL_PRE_EN[i] & (SPI_UPDATE_UNMAPPED_SYN | SYNARRAY_RDATA[(i<<2)+3])),
            .SYN_BIST_REF(CTRL_BIST_REF),
                // From neuron
            .V_UP(NEUR_V_UP_int[i]),
            .V_DOWN(NEUR_V_DOWN_int[i]),    
                // From SRAM
            .WSYN_CURR(SYNARRAY_RDATA[(i<<2)+3:(i<<2)]),

            // Output
            .WSYN_NEW(SYNARRAY_WDATA_int[(i<<2)+3:(i<<2)])
        );
    end
endgenerate



“”
genvar i；
生成

对于（i=0；我能回答你的问题吗？