For loop Verilog：输入A的偶数奇偶校验

以下代码获得输入A的偶数奇偶校验（即，如果A包含0个1或偶数个1，则奇偶校验=1）

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我将如何在程序块中使用for循环来获得相同的函数

类似的功能应该可以工作。基本上，你要做的是从向量的一端开始，然后通过你的方式到达另一端。在发现“1”时翻转奇偶校验位。如果你没有发现，平价是1。如果你发现一个偶数，奇偶校验也将是1

integer i;
reg parity;

always (*) begin
    // Default values
    parity = 1'b1;

    for (i = 0; i < 8; i++)
        if (A[i])
            parity = ~parity;
end

整数i；
reg奇偶性；
总是（*）开始
//默认值
奇偶性=1'b1；
对于（i=0；i<8；i++）
if（A[i]）
奇偶性=~奇偶性；
结束

您应该提供自己的尝试。

integer i;
reg parity;

always (*) begin
    // Default values
    parity = 1'b1;

    for (i = 0; i < 8; i++)
        if (A[i])
            parity = ~parity;
end