Input Verilog-带X输入的逆变器
当我的测试台启动时,我有一个带X输入的逆变器。所以我的输出也是X。 当输入为X时,我可以强制输出为1或0吗 谢谢。不用了 X值是错误的结果;它不表示任何定义良好的值。对这样一个值执行任何类型的操作都会导致一个不可预测的值——另一个XInput Verilog-带X输入的逆变器,input,verilog,Input,Verilog,当我的测试台启动时,我有一个带X输入的逆变器。所以我的输出也是X。 当输入为X时,我可以强制输出为1或0吗 谢谢。不用了 X值是错误的结果;它不表示任何定义良好的值。对这样一个值执行任何类型的操作都会导致一个不可预测的值——另一个X 您需要找出导致此错误的原因并进行修复。逆变器不可能。提供一个输入X将始终固有地给出一个输出X。当然可以。如果您的逆变器是一个模块实例,只需强制连接到输出的导线即可。如果它只是一个assign语句,只需强制指定给的导线即可 module tb(); reg l_a;
您需要找出导致此错误的原因并进行修复。逆变器不可能。提供一个输入X将始终固有地给出一个输出X。当然可以。如果您的逆变器是一个模块实例,只需强制连接到输出的导线即可。如果它只是一个assign语句,只需强制指定给的导线即可
module tb();
reg l_a;
wire l_q;
invtr i0(.q(l_q), .a(l_a));
initial begin
$vcdpluson;
#10;
force l_q = 1'b0;
#10;
release l_q;
#10;
l_a = 1'b0;
#10;
l_a = 1'b1;
#10
$finish;
end
endmodule
module invtr (output wire q,
input wire a);
assign q = ~a;
endmodule
输出力发生在时间10ns,释放发生在时间20ns。在此期间,值为0