Module 在测试verilog模块时，何时以及为什么必须使用DUT？_Module_Verilog

Module 在测试verilog模块时，何时以及为什么必须使用DUT？

module verilog

Module 在测试verilog模块时，何时以及为什么必须使用DUT？,module,verilog,Module,Verilog,我刚开始学习verilog模块的软件测试台。我注意到，当测试台调用模块时，它将DUT放在模块名称和灵敏度列表之间。这意味着什么，为什么有必要？当您实例化一个模块时，您必须给实例一个名称。e、 g serial_port user_terminal (port mapping); serial_port debug_port (port mapping); 将实例化模块串行\u端口两次，其中一个称为用户\u终端，另一个称为调试\u端口在您的例子中，DUT是被测设备的缩写，并被用作模块的实例名称

我刚开始学习verilog模块的软件测试台。我注意到，当测试台调用模块时，它将DUT放在模块名称和灵敏度列表之间。这意味着什么，为什么有必要？

当您实例化一个模块时，您必须给实例一个名称。e、 g

serial_port user_terminal (port mapping);
serial_port debug_port (port mapping);

将实例化模块串行\u端口两次，其中一个称为用户\u终端，另一个称为调试\u端口

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