Module 非法重新声明'；突触核&x27；

我正在Xilinx中编译一个名为“ODIN”的SNN模拟器。对于模块的名称，我得到了这个错误。你能帮我吗

非法重新声明“突触核心”

module synaptic_core #(
parameter N = 256,
parameter M = 8
)(

// Global inputs ------------------------------------------
input  wire           RSTN_syncn,
input  wire           CLK,

// Inputs from SPI configuration registers ----------------
input  wire           SPI_GATE_ACTIVITY_sync,
input  wire [  N-1:0] SPI_SYN_SIGN, 
input  wire           SPI_UPDATE_UNMAPPED_SYN,

// Inputs from controller ---------------------------------
input  wire [    7:0] CTRL_PRE_EN,
input  wire           CTRL_BIST_REF,
input  wire           CTRL_SYNARRAY_WE,
input  wire [   12:0] CTRL_SYNARRAY_ADDR,
input  wire           CTRL_SYNARRAY_CS,
input  wire [2*M-1:0] CTRL_PROG_DATA,
input  wire [2*M-1:0] CTRL_SPI_ADDR,

// Inputs from neurons ------------------------------------
input  wire [  N-1:0] NEUR_V_UP,
input  wire [  N-1:0] NEUR_V_DOWN,

// Outputs ------------------------------------------------
output wire [   31:0] SYNARRAY_RDATA,
output wire [   31:0] SYNARRAY_WDATA,
output wire           SYN_SIGN

---

))

您可能在代码中的某个地方声明了“synaptic_core”

从：

---

检查错误中列出的行号之前的Verilog代码，查看所列名称的声明位置。该名称可能以不同的方式使用（如模块名称、参数、任务、函数等）或在不同的文件中引用（例如，通过“include语句”访问）。

很可能您尝试在同一命令行上编译此模块两次