System verilog 如何使用modport，在systemverilog中接口和DUT之间实例化有什么好处？

我是verilog用户，不熟悉systemverilog

我已经在systemverilog中找到了在DUT和接口之间使用modport和instanciate的方法

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但我不知道为什么要使用modport，以及如何在systemverilog中使用接口和DUT之间进行互连？

modport是模块端口的缩写。它们允许定义接口内信号的不同视图。在许多情况下，只需要两个modport或视图——一个用于接口的源端，另一个用于汇端。下面是一个简单的例子：

interface simple_if ();
  wire  we;
  wire  wdata;
  wire  full;

// source-side view
modport src (
  output we,
  output wdata,
  input full
);

// sink-side view
modport snk (
  input we,
  input wdata,
  output full
);

endinterface

该接口可用于将两个模块实例连接在一起，并且可以使用点符号在每个模块实例上指定要使用的视图或modport。下面的示例使用上面的接口定义：

module top();

// first, instantiate the interface
simple_if simple_if ();

// source-side module instantiation
src_side_module  u_src_side_module (
  .clk  (clk),
  .rstl (rstl),
  .if(simple_if.src)  // .src specifies the modport
);

// sink-side module instantiation
snk_side_module  u_snk_side_module (
  .clk  (clk),
  .rstl (rstl),
  .if(simple_if.snk)  // .snk specifies the modport
);

endmodule

其他几点注意事项：

时钟和复位也可以在接口内传递

或者，可以在指定IO的模块中指定modport，如下所示：

模块src\U侧\U模块( 输入线时钟， 输入线rstl， 简单_if.src if );

希望这有帮助