Types 无法在Verilog中使用整数_Types_Integer_Verilog

Types 无法在Verilog中使用整数

types verilog

Types 无法在Verilog中使用整数,types,integer,verilog,Types,Integer,Verilog,我一直在试图弄清楚为什么在使用以下命令时会出现“无效模块实例化”： integer counter = 0; counter = 1; // <-- getting the error here 整数计数器=0；计数器=1；// 没有上下文的赋值是非常无用的，没有任何意义，因此会出现错误。赋值在具有敏感度列表的块内有效，或作为连续赋值的一部分，或在模拟块（如“初始”）内有效。没有上下文的赋值非常无用，没有任何意义，因此错误。赋值在具有灵敏度列表的块内有效，或作为连续赋值的一部分，或在

我一直在试图弄清楚为什么在使用以下命令时会出现“无效模块实例化”：

integer counter = 0; 
counter = 1; // <-- getting the error here

整数计数器=0；
计数器=1；// 没有上下文的赋值是非常无用的，没有任何意义，因此会出现错误。赋值在具有敏感度列表的块内有效，或作为连续赋值的一部分，或在模拟块（如“初始”）内有效。
没有上下文的赋值非常无用，没有任何意义，因此错误。赋值在具有灵敏度列表的块内有效，或作为连续赋值的一部分，或在模拟块内有效，如“初始”