如何在verilog中为udp实例提供特定于实例的延迟？_Verilog_System Verilog

如何在verilog中为udp实例提供特定于实例的延迟？

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如何在verilog中为udp实例提供特定于实例的延迟？,verilog,system-verilog,Verilog,System Verilog,我想把delay=5给top.m1.u1 我们可以通过在模块m中进行以下更改来实现这一点 module top; m m1(); m m2(); endmodule module m; myudp u1(); endmodule 但是这使得top.m2.u1udp的延迟为零。早些时候，它是无延迟udp。默认情况下，所有gatel级别的原语都具有零延迟。i、 e.以下为等效项： module m; parameter p = 0; defparam to

我想把

delay=5

给

top.m1.u1

我们可以通过在模块m中进行以下更改来实现这一点

module top;
    m m1();
    m m2();
endmodule

module m;
    myudp u1();
endmodule

但是这使得

top.m2.u1

udp的延迟为零。早些时候，它是无延迟udp。

默认情况下，所有gatel级别的原语都具有零延迟。i、 e.以下为等效项：

module m;
    parameter p = 0;
    defparam top.m1.p = 5;
    myudp u1 #(p) u1();
endmodule

myudp#p u1（）1/在上一个问题中，Dave已经告诉您不要使用defparam。它已经过时了。2/与其问“我如何做X”，不如问“我想做Y什么是最好的方式”。3/“但这使top.m2.u1成为零延迟udp。之前它是无延迟udp。”我们不知道您的udp中有什么。可能是有参数的延迟，但没有代码，我们无法帮助您。
myudp u1  u1();
myudp u1 #(0) u1();