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Verilog ? 使用===或<；时的时间延迟=

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Verilog ? 使用===或<；时的时间延迟=,verilog,hdl,Verilog,Hdl,当我们使用 input reg [7:0] ast, f_out; ast === f_out ; ast <= ast + 8'b00000001; input reg[7:0]ast，f_out； ast==f_out； ast时间延迟通常使用指定。因为我在您的代码中没有看到#，所以可能没有延迟 另一种添加延迟的方法是使用指定块，您也不显示它。verilogieeestd中有很多指定的示例 您可以通过运行模拟并打印时间值来检查延迟： $display($time); 如果您使用

当我们使用

input reg [7:0] ast, f_out;

ast === f_out ;

ast <= ast + 8'b00000001;

input reg[7:0]ast，f_out；
ast==f_out；

ast时间延迟通常使用
指定。因为我在您的代码中没有看到
#
，所以可能没有延迟

另一种添加延迟的方法是使用
指定
块，您也不显示它。verilogieeestd中有很多指定的示例

您可以通过运行模拟并打印时间值来检查延迟：


$display($time);



如果您使用
这是完整的代码示例吗？如前所述，它不是合法的verilog。虽然这对于基本理解来说有些过分，但我要注意，非阻塞分配不涉及模拟时间的流逝，除非有
延迟控制。LHS的更新被放置在当前时间片的NBA更新队列中；NBA更新队列在所有活动事件完成后进行处理。