从verilog中定义为结构网表的电路导出电路的一部分
我有一个门级结构网表，在verilog中有40000个门和5000个触发器。它是一个扁平的网表，内部没有子电路。我想通过删除几个触发器和逻辑门，从这个大的网表中提取另一个网表。导出的网络列表也应在verilog中。我想知道现有的工具是否可以做到这一点。您可以使用诸如Design Compiler（来自Synopsys）或RTL Compiler（来自Cadence）之类的综合工具来导入网络列表、删除门（例如，从tcl脚本）并写出修改后的网络列表从verilog中定义为结构网表的电路导出电路的一部分,verilog,synthesis,flip-flop,netlist,Verilog,Synthesis,Flip Flop,Netlist,我有一个门级结构网表，在verilog中有40000个门和5000个触发器。它是一个扁平的网表，内部没有子电路。我想通过删除几个触发器和逻辑门，从这个大的网表中提取另一个网表。导出的网络列表也应在verilog中。我想知道现有的工具是否可以做到这一点。您可以使用诸如Design Compiler（来自Synopsys）或RTL Compiler（来自Cadence）之类的综合工具来导入网络列表、删除门（例如，从tcl脚本）并写出修改后的网络列表 我确信还有很多其他工具可以用于此目的，因此这也取决
我确信还有很多其他工具可以用于此目的，因此这也取决于您是否可以使用这些工具，当然还有您知道如何使用哪些工具的首选项。一旦设计编译器导入了网络列表，就可以删除任何触发器或门。下面是一个简单的例子
remove_cell {U1/reg1}
get_cells "U1/reg*"
谢谢可以使用设计编译器命令实现我想要的。