verilog低功耗电路设计及不同输入序列的功耗计算

我想在verilog中实现以下电路。FA为全加电路，梯形为mux。我不知道如何在电路中添加这种功率门控PMO。 我还想在Synopsys Design vision中合成电路，并计算APP为0和1时的功率差

任何帮助都是值得的

谢谢

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Farhana设计了两个版本的原始电路：其中一个将假设电源开关打开，FA正在运行。另一个将假定电源开关关闭，然后，FA将从电路中丢失。将其余设备（如MUX）留在两个电路上，并按顺序设置应用程序

告诉Synopsys不要执行任何优化（当选择输入被固定为某个值时，它将删除MUX，但如果这样做，则不会考虑MUX的当前消耗，尽管不可用）

对这两个版本进行功耗分析，您将得到不同的功耗

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您获得的结果必须假设通过PMOS设备的泄漏电流在关闭时为0。设计两种版本的原始电路：其中一种将假设电源开关打开，FA正在运行。另一个将假定电源开关关闭，然后，FA将从电路中丢失。将其余设备（如MUX）留在两个电路上，并按顺序设置应用程序

告诉Synopsys不要执行任何优化（当选择输入被固定为某个值时，它将删除MUX，但如果这样做，则不会考虑MUX的当前消耗，尽管不可用）

对这两个版本进行功耗分析，您将得到不同的功耗

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您获得的结果必须假设在关闭时通过PMOS设备的泄漏电流为0

FA上PMOS的打开和关闭的预期行为是什么？看起来PMOS就像一个电源开关，在栅极处于低电平时为FA供电，同时，它选择FA输出作为两个多路复用器的输入。PMO将充当电源开关。当APP=1时，FA块将关闭。FA上PMO的打开和关闭的预期行为是什么？看起来PMO就像一个电源开关，在栅极处于低电平时向FA供电，同时选择FA输出作为两个MUX的输入。PMO将充当电源开关。当APP=1时，FA块将关闭。在一些文献中，我发现APP=0时电路的功耗为~2uW，但APP=1时为~0.01uW。我的理解是，当App=0时，1个FA和2个mux将有助于提高功率。但是当APP=1时，仍然存在2个mux。那这个值怎么这么低呢？只有当APP=1时，Synopsys删掉MUX，这才是真的。你能解释一下结果吗？这是使用两个不同的电路，或者只使用一个电路，并将电源开关连接到FA？如果APP为1，则开关中涉及的晶体管仅来自MUX。如果应用程序为0，则必须在FA中添加所有晶体管。FA的典型实现有一个3输入XOR门、3个2输入AND门和一个3输入OR门，而典型的1位mux有一个2输入OR、2个2输入AND门和一个反相器。每个元件有多少个晶体管？他们中有多少人在a或B发生变化时实际参与状态切换？他们没有提到如何实现电路。对于镜像FA，总共需要28个晶体管。对于多路复用器，需要12个晶体管。有两个mux。对于粗略计算，我假设功率比为功率（APP=1）/功率（APP=0）=（12+12）/（28+12+12）=0.46。但结果表明，该比率几乎为0.005。我是否需要列举所有开关条件以获得功率值？在一些文献中，我发现当APP=0时，电路的功耗为~2uW，但当APP=1时，功耗为~0.01uW。我的理解是，当App=0时，1个FA和2个mux将有助于提高功率。但是当APP=1时，仍然存在2个mux。那这个值怎么这么低呢？只有当APP=1时，Synopsys删掉MUX，这才是真的。你能解释一下结果吗？这是使用两个不同的电路，或者只使用一个电路，并将电源开关连接到FA？如果APP为1，则开关中涉及的晶体管仅来自MUX。如果应用程序为0，则必须在FA中添加所有晶体管。FA的典型实现有一个3输入XOR门、3个2输入AND门和一个3输入OR门，而典型的1位mux有一个2输入OR、2个2输入AND门和一个反相器。每个元件有多少个晶体管？他们中有多少人在a或B发生变化时实际参与状态切换？他们没有提到如何实现电路。对于镜像FA，总共需要28个晶体管。对于多路复用器，需要12个晶体管。有两个mux。对于粗略计算，我假设功率比为功率（APP=1）/功率（APP=0）=（12+12）/（28+12+12）=0.46。但结果表明，该比率几乎为0.005。我是否需要列举所有开关条件以获得功率值？