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VHDL进程声明 过程（X，Y） 开始 OUT

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VHDL进程声明 过程（X，Y） 开始 OUT,vhdl,Vhdl,注意：OUT是VHDL中的保留关键字。我想你的意思是参考一个信号，所以我把它的名字改成了OUTSIGNAL 我已从问题中复制了流程块，并更新了信号名称： 过程（X，Y） 开始 外部信号在何处/如何声明OUT否。信号更新发生在模拟周期的不同部分，而不是进程的恢复和后续暂停。没有反转的组合循环（反馈路径）将简单地锁存（有反转它可以振荡）。显示的第二个进程在第二个TEMP赋值中有一个反馈循环。一旦是“1”，它就会一直是“1”。@user1155120我不这么认为TEMP在流程的第一行被分配了一个新值。

注意：
OUT
是VHDL中的保留关键字。我想你的意思是参考一个信号，所以我把它的名字改成了
OUTSIGNAL

我已从问题中复制了流程块，并更新了信号名称：

过程（X，Y）
开始

外部信号在何处/如何声明
OUT
否。信号更新发生在模拟周期的不同部分，而不是进程的恢复和后续暂停。没有反转的组合循环（反馈路径）将简单地锁存（有反转它可以振荡）。显示的第二个进程在第二个TEMP赋值中有一个反馈循环。一旦是“1”，它就会一直是“1”。@user1155120我不这么认为
TEMP
在流程的第一行被分配了一个新值。@rtx13我认为您在回答中遗漏了一个重要的点，我相信您已经意识到了这一点，但是需要解释的是：这就是为什么
OUTPlease检查
signals
和
variables
@MatthewTaylor的区别，这很有趣，我肯定我写了一个解释。然后又是半夜，我半睡着了。我会补充一些解释。

PROCESS(X,Y)
BEGIN
 OUT<=X;
 OUT<=OUT or Y;
END PROCESS;



OUTSIGNAL<=X or Y;