Vhdl 用于编译所有文件的modelsim脚本_Vhdl_Simulation_Simulator_Modelsim

Vhdl 用于编译所有文件的modelsim脚本

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Vhdl 用于编译所有文件的modelsim脚本,vhdl,simulation,simulator,modelsim,Vhdl,Simulation,Simulator,Modelsim,我有一个modelsim项目文件（*.mpf），其中列出了所有HDL文件，并为每个文件提供了“编译顺序”。因此，当我加载（.mpf）文件时，我可以看到我的每个HDL文件旁边都有一个compile_订单号。到目前为止还不错现在，在GUI上，我可以运行“CompileAll”，它将以正确的顺序编译我的所有文件，因为顺序已经预先确定我想知道什么是tcl命令行，相当于GUI中的“全部编译” 换句话说，我希望能够键入一个命令并编译所有文件，而不是通过GUI“编译所有文件” 您正在查找命令projec

我有一个modelsim项目文件（*.mpf），其中列出了所有HDL文件，并为每个文件提供了“编译顺序”。因此，当我加载（.mpf）文件时，我可以看到我的每个HDL文件旁边都有一个compile_订单号。到目前为止还不错

现在，在GUI上，我可以运行“CompileAll”，它将以正确的顺序编译我的所有文件，因为顺序已经预先确定

我想知道什么是tcl命令行，相当于GUI中的“全部编译”

换句话说，我希望能够键入一个命令并编译所有文件，而不是通过GUI“编译所有文件”

您正在查找命令

project

。您可以通过以下方式在“*.do”文件中使用它：

project open MyProject.mpf
project compileall

对于所有其他modelsim命令，您可以查看<代码>项目命令在第220页中有描述。

如果找不到，只需编写一个.do脚本，按照正确的顺序逐个编译它们。您可能可以编写一个解析mpf的tcl脚本。找到

Project\u文件

条目并编译它们。